SM320VC5510A-HIREL datasheet(5/81 Pages) TI1

Teilenummer	SM320VC5510A-HIREL

Bauteilbeschribung	SM320VC5510A-HiRel Fixed-Point Digital Signal Processor

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Hersteller	TI1 [Texas Instruments]

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5

April 2010

SPRS672

List of Figures

Figure

Page

2−1

SM320VC5510ZPH GPH MicroStar BGA Package (Bottom View)

12

. . . . . . . . . . . . . . . . . . . . . . . . . .

3−1

SM320VC5510ZPH Functional Block Diagram

19

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−2

SM320VC5510ZPH Memory Map

22

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3−3

System Register (SYSR) Bit Layout

24

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−4

EHPI Memory Map

26

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3−5

I/O Direction Register (IODIR) Bit Layout

27

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−6

I/O Data Register (IODATA) Bit Layout

27

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−7

IFR0, IER0, DBIFR0, and DBIER0 Bit Locations

42

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−8

IFR1, IER1, DBIFR1, and DBIER1 Bit Locations

42

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4−1

Device Nomenclature for the SM320VC5510ZPH

45

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5−1

Test Load Circuit

48

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5−2

Bypass Mode Clock Timing

50

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−3

External Multiply-by-N Clock Timing

51

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5−4

Asynchronous Memory Read Timing

53

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−5

Asynchronous Memory Write Timing

54

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−6

Two SDRAM Read Commands (Active Row)

56

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−7

Two SDRAM WRT Commands (Active Row)

56

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−8

SDRAM ACTV Command

57

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−9

SDRAM DCAB Command

57

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−10

SDRAM REFR Command

58

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5−11

SDRAM MRS Command

58

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5−12

HOLD/HOLDA Timing

59

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5−13

Reset Timing

60

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5−14

External Interrupt Timing

61

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−15

XF Timing

62

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5−16

General-Purpose Input/Output (IOx) Signal Timings

63

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−17

TIN/TOUT Timing When Configured as Inputs

64

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−18

TIN/TOUT Timing When Configured as Outputs

64

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5−19

McBSP Receive Timings

67

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−20

McBSP Transmit Timings

67

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5−21

McBSP General-Purpose I/O Timings

68

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5−22

McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 0

69

. . . . . . . . . . . . . . . . . . . . . . . .

5−23

McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 0

70

. . . . . . . . . . . . . . . . . . . . . . . .

5−24

McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 1

71

. . . . . . . . . . . . . . . . . . . . . . . .

5−25

McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1

72

. . . . . . . . . . . . . . . . . . . . . . . .

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